数字集成电路课程设计 课程简介

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一、课程基本信息¶

• 核心设计方向：简化版神经网络加速器全流程数字IC设计

二、课程核心目标与培养技能¶

2.1 课程核心目标¶

掌握真实数字IC芯片的全流程设计方法，完成从架构设计到物理实现的完整设计链路。

2.2 课程核心培养技能¶

• 数字IC设计方法论与完整设计流程
• 工业级EDA工具实操能力
• 硬件架构设计与设计折中（Trade-off）能力
• Verilog HDL代码设计能力
• 电路分析与优化能力
• 本课程不涉及：Sign-off and tape-out, Package and Measurement

2.3 教学特色与课程要求¶

教学特色¶

• 讨论驱动式教学
• 项目制团队协作
• 以架构设计师的视角完成全流程设计

你需要做的¶

• 支持自主提出VLSI架构
• 完成Verilog实现
• 自主开展设计折中优化

核心课程要求¶

1. 满足课程给定的设计规格指标
2. Do your best
3. 做出与其他团队不同的工作（重点）

三、设计主题与核心任务¶

3.1 设计主题（布局级实现）¶

面向语音检测的CNN加速器
芯片设计工艺：0.18um 工艺（暂定）

3.2 核心设计任务¶

完整完成以下数字IC设计全流程环节：
1. 电路结构设计
2. Verilog HDL代码设计
3. 逻辑仿真与性能分析
4. 逻辑综合
5. 时序分析与验证
6. 物理设计
7. 芯片流片与测试（部分环节，不课程不涉及流片）
8. 设计结果分析与对比

四、标准数字IC设计全流程¶

4.1 完整设计流程与对应EDA工具¶

设计环节	核心工作	对应工业级EDA工具	对应培养技能
设计规范制定	明确设计指标与架构方案	-	硬件架构设计能力
RTL代码实现	基于Verilog HDL完成数字电路描述	-	硬件描述语言编码能力
功能/逻辑仿真	验证电路功能正确性	VCS、Verdi	电路功能验证能力
逻辑综合	RTL代码到门级网表的映射	Design Compiler	EDA工具实操、电路性能优化能力
形式验证/时序验证	验证综合后门级网表与RTL功能一致性、时序收敛	Formality、Prime Time	时序分析与签核能力
物理综合/布局布线	门级网表到GDSII版图的实现	ICC/Encounter	物理设计实现能力
版图后时序分析	完成版图后全时序签核	Prime Time	全流程签核与优化能力

五、评分政策¶

考核模块	权重	核心考核维度
电路结构设计	20%	设计的有效性、合理性、新颖性
RTL代码设计与验证	20%	代码的规范性、正确性、完整性
逻辑综合与物理设计	30%	实现的完整性、合理性、结果可信度
设计报告+PPT+答辩+出勤	30%	内容的逻辑性、可读性、规范性

六、Reference¶

会有上一届课程的参考项目，甚至会有会有architecture code, testbench...，同样是做一个CNN的加速器，神经网络架构也差不多
但是不完全一样，例如性能需求不一样